Circuitos CMOS

Introducción

Los circuitos con transistores MOS Complementarios (CMOS) tienen características muy buenas para la conmutación. Prácticamente consumen potencia cero en espera ( standby) , lo que permite altos niveles de integración y los hace ideales para la mayoría de aplicaciones Very Large Scale Integration –VLSI (Integración de escala muy grande).
En los circuitos CMOS VLSI , los componentes mas importantes son las compuerta estáticas CMOS debido a su simplicidad e inmunidad frente al ruido.

Inversor CMOS

En la electrónica digital, no se podrían lograr muchas cosas si no existiera la compuerta NOT, también llamada compuerta inversora.

La salida de una compuerta NOT tiene el valor inverso al de su entrada. En el caso del gráfico anterior la salida X = Â
Para construir una compuerta inversora con tecnología CMOS, se combinan un MOSFET de canal n y un MOSFET de canal p, de manera tal que siempre uno de los dos transistores este al corte. Las dos compuertas se conectan juntas y los dos drenajes se conectan juntos también. La fuente del canal n se conecta a masa y la fuente del canal p a: +VD (VDD)

Tener en cuenta que:
  • Un MOSFET de canal p (PMOS), con VG = 0 (un LOW ) conduce o se satura , es decir presenta una resistencia baja entre fuente y drenaje. Y con VG = 1 (un HIGH ) esta cortado , es decir presenta una resistencia alta entre fuente y drenaje.
  • Un MOSFET de canal n (NMOS), con VG = 1 (un HIGH ) conduce o se satura , es decir presenta una resistencia baja entre fuente y drenaje. Y con VG = 0 (un LOW ) esta cortado , es decir presenta una resistencia alta entre fuente y drenaje.



Cuando la tensión de compuerta (entrada) es cero, conduce el canal p y esta al corte el canal n: la tensión de Drenaje (salida) es +VD (VDD)
Cuando la tensión de compuerta (entrada) es +VD (VDD), conduce el canal n y esta al corte el canal p: la tensión de Drenaje (salida) es cero.
El consumo de corriente es siempre cero en las dos posiciones estables. Sólo existe consumo en el momento de la conmutación. De esta forma el consumo es promedio es extremadamente bajo, siendo esta una de sus principales virtudes.

Compuerta NAND CMOS


Cuando las dos entradas valen 1 la salida vale cero. Caso contrario la salida vale 1.

La figura muestra el circuito esquemático de una compuerta NAND CMOS de dos entradas.
Observar la disposición de los pares complementarios y notar que los transistores NMOS conectados en serie forman el camino de baja impedancia hacia tierra cuando ambos conducen, y que los dos transistores PMOS en paralelo forman el camino de baja impedancia hacia VDD cuando uno de ellos o ambos conducen.

En detalle el funcionamiento de una compuerta NAND CMOS es el siguiente:

Cuando ambas entradas están en nivel bajo (L ó 0), Q1 y Q2 conducen y Q3 y Q4 están al corte. A la salida llega VDD (H ó 1).

Cuando la entrada A esta en 0 y la B en 1, Q1 y Q4 conducen y  Q2 y Q3 están al corte. Como  Q3 y Q4 están en serie y sólo conduce Q4 , la masa no llega a la salida. Pero a través de Q1 llega a la salida VDD (H ó 1).

Cuando la entrada A esta en 1 y la B en 0, es el caso contrario al anterior. Q1 y Q4 estan al corte y  Q2 y Q3 conducen, ahora la masa no llega a la salida porque si bien  Q3 conduce, Q4 está cortado y a través de Q2 llega a la salida VDD (H ó 1).

Cuando ambas entradas está en 1, Q1 y Q2 están al corte y Q3 y Q4 conducen . Ahora a través de  Q3 y Q4 llega a la salida una masa -tierra (L ó 0).

La tabla de conmutación de los transistores será:
A B Q1 Q2 Q3 Q4 Salida
0 0 S S C C 1
0 1 S C C S 1
1 0 C S S C 1
1 1 C C S S 0

S: Saturado (conduce)
C: Cortado
1: H: High ó VDD
0: L: Low ó tierra

Compuerta NOR CMOS




A B X
0 0 1
0 1 0
1 0 0
1 1 0

Cuando las dos entradas valen 0 la salida vale 1. Caso contrario la salida vale 0.
La figura muestra el circuito esquemático de una compuerta NOR CMOS de dos entradas.
Observar la disposición de los pares complementarios, y notar que es justo la configuración inversa a la de la compuerta NAND. Ahora los transistores PMOS conectados en serie forman el camino de baja impedancia hacia V_DD cuando ambos conducen, y los dos transistores NMOS en paralelo forman el camino de baja impedancia hacia tierra cuando uno de ellos o ambos conducen.

En detalle el funcionamiento de una compuerta NOR CMOS es el siguiente:

Cuando ambas entradas están en nivel bajo (L ó 0), Q1 y Q2 conducen y Q3 y Q4 están al corte. A la salida llega VDD (H ó 1).

Cuando la entrada A esta en 0 y la B en 1, Q1 y Q4 conducen y  Q2 y Q3 están al corte. Hay un camino de baja impedancia hacia tierra provocado por la conducción de Q4, llega a la salida una masa-tierra (L ó 0).

Cuando la entrada A esta en 1 y la B en 0, es el caso contrario al anterior. Q1 y Q4 están al corte y Q2 y Q3 conducen. Hay un camino de baja impedancia hacia tierra provocado por la conducción de Q3 , llega a la salida una masa-tierra (L ó 0).

Cuando ambas entradas está en 1, Q1 y Q2 están al corte y Q3 y Q4 conducen. Ahora a través de Q3 y Q4 llega a la salida una masa -tierra (L ó 0).

La tabla de conmutación de los transistores será:
A B Q1 Q2 Q3 Q4 Salida
0 0 S S C C 1
0 1 S C C S 0
1 0 C S S C 0
1 1 C C S S 0

S: Saturado (conduce)
C: Cortado
1: H: High ó VDD
0: L: Low ó tierra
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